DSP和FPGA在图像传输系统中的应用和实现

摘 要：本文重点介绍基于DSP和FPGA、采用中频数字化方法，以及QPSK扩频调制技术来实现图像的无线传输。对扩频通信系统的同步问题提出了一种实现方法，并给出了部分实验结果。
关键词：图像传输；扩频通信；同步；FPGA；DSP

视频通信是目前计算机和通信领域的一个热点。而无线扩频与有线相比,有其固有的优越性，如联网方便、费用低廉等。所以开发无线扩频实时图像传输系统有很高的实用价值。

系统设计
在短距离通信中，通常可以在收发端加入奇偶校验、累加和校验等出错重发的防噪声措施。但以上措施都只能检错，不能纠错，也就是说传输过程中不能容错。在远距离、干扰大、出错概率非常高的情况下，单纯的出错重发措施会失去工作效率和意义。因此，需要一种能容错的数据传输方式，就要对数据编码。采用扩频技术，并选取具有优良自相关特性和互相关特性的高速伪随机码对待传信号带宽进行扩展，可增强系统的抗干扰能力。在对图像数据压缩后，采用QPSK扩频调制技术。
系统的DSP由主控和基带两片DSP组成。主控DSP属于系统的控制中心，用于完成控制系统接口总线的指令，将完成诸如自检、信道预置、D/A和A/D变换、工作模式切换和AGC等。主控DSP还协同FPGA管理系统时钟，完成与基带DSP之间的任务协调和数据传输，管理系统总线和区分数据、信息类别以及控制接口。基带DSP主要完成图像数据的压缩编码和数据的信源、信道编解码、组拆帧等。当进行图像数据的发送时，DSP控制数据输入经过随机加扰、同比特扩展、加编码器尾比特、1/2卷积编码和交织处理，再进行信号流组帧、拆帧处理，同时加入控制信大功率电感贴片电感器息进行连续同步发送。当进行数据接收时，DSP的操作刚好相反，经解扩、解调和提取控制信息后，形成连续的图像信号流，DSP完成去交织、Viterbi译码、去尾比特、多位判决和去扰处理，还原成图像信号，再经信源解码和图像数据的压缩解码。
系统的FPGA主要完成RS编码和时钟分频。在发端基带信号处理模块中，DSP将一帧信息数据交给FPGA进行RS编码，编码的结果为m+n电感生产厂家(m、n均为特定系统所确定的常量，下同)个字节，其中前m个字节为信息数据，后n个字节为校验码元。FP铁芯电感GA编码结束后通知DSP进行数据接收，DSP收到通知后接收编码结果。在收端基带信号处理模块中，DSP将一个RS帧(m+n个字节)的数据交给FPGA进行RS解码，FPGA解码结束后产生m个字节的解码结果，然后通知DSP接收解码数据，DSP接收到通知后进行解码结果的接收。

FPGA与DSP之间的通信
FPGA对数据进行处理后，再将数据送入两片DSP。在FPGA里面做一个FIFO，当FIFO存至一定容量时，就向DSP发一个读数中断，DSP就可通过I/O口将数读取，FIFO容量减小。然后，FPGA继续往FIFO电感生产厂家送待处理数据，累计到一定容量，就再发中断，以此循环。
用FIFO的好处在于处理起来较为简单，但是也会出现DSP读数速度与处理速度的和大于FPGA往FIFO填数速度的情况，或是DSP漏检读数中断。这两种情况都会导致FIFO被填满而不再发中断，DSP进入死等待而不再工作。为了防止死等待状态的出现，以下两条措施有必要在DSP编程中得以体现：
1. 尽量加一体电感器快DSP I/O口的读取速度，以及一次中断的处理速度，使其时间小于FPGA向FIFO输入响应数据的速度。在本系统的设计中，FIFO一次给DSP送4092个数，FPGA向FIFO输入4092个数耗时330ms，也就是说，DSP读取这4092个数的时间加上对它们的处理时间不能超过330ms。在随后的设计中优化了DSP的很多指令及接口设计，使其一次中断的响应时间为100ms，大大提高了系统的性能。
2. 如果是其他原因，如板上的电气干扰使得DSP漏检中断，则也有可能使FIFO堆满，导致系统进入死等待。对于这种情况，应在DSP程序中加入判决算法，正常情况下，DSP应该每隔330ms响应一次中断，但如果较长时间没有中断到来，DSP则必须发出响应指令重启FPGA，清空FIFO。

系统的同步问题与解决
由于本系统采用了直接序列扩频通信技术，扩频系统的同步是成功通信的前提条件，如果没有同步，也就无法解调出信码，扩频系统的抗干扰优势也就无法发挥。由于收、发时钟的不一致性，扩频序列的启动时差，电波传播时延等因素，接收端启动的扩频序列与接收到的发送扩频序列开始总是不同步的。因此，收端必须采用一定的技术措施，迫使本地扩频序列与发端的扩频序列同步，这就是扩频码的捕获。在取得同步之后，噪声及一些外来因素的干扰还会迫使已取得的同步出现失锁现象。为此，还应采取保持同步的技术，这就是同步跟踪。